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    公开号:WO1990015999A1
    申请号:PCT/JP1990/000767
    申请日:1990-06-13
    公开日:1990-12-27
    发明作者:Atsushi Saito
    申请人:Advantest Corporation；
    IPC主号:G01R31-00
    专利说明:
    [0001] 明 細 書 発明の名称
    [0002] 試験パターン発生器
    [0003] 技術分野
    [0004] この発明は半導体集積回路を試験するために用いられる試験 パターンを発生する試験パターン発生器に関する。
    [0005] 背景技術
    [0006] 試験パターン発生器装置は半導体 I cを試験をするための
    [0007] I Cテスタの一部を構成し、 被試験 I Cに印加すべき試験バタ ーンと、 被試験 I cからの応答と比較するための期待値パター ンとを発生するためのものであり、 通常これらの 2 つのパター ンを合わせて単に試験パターンと呼んでいる。
    [0008] 従来の試験パターン発生器を第 1 図に示す。 パターン発生用 ク ロ ッ ク P C Kとスター ト信号 Sがァ ドレス発生回路 1 1 へ供 給され、 ア ドレス発生画路 1 1 から発生したァ ド レスで、 試験 パターンが記憶された試験パターンメ モ リ 1 2 が読み出される。 この試験パターンメ モ リ 1 2 は S RA M (スタティ ッ ク R A M )で構成 されていた。
    [0009] 被試験回路の集積度が上ったり、 コ ンピュータによる自動試 験パターン発生などにより、 試験パターンが長大化しているた め、 大容量な試験パターンメ モ リが必要となっている。 従来に おいては を用いて大容量の試験パターンメ モ リ を実現して いたため高価になっていた。
    [0010] 1 記憶素子を構成するのに必要な ト ラ ンジスタの数は S R A Mは 4 〜 6個である力く、 DRA M (ダイ ナ ミ ック RA M)は 1 個であるため、 同一ルールのパターユングプロセスで同一チップ面積の I cメ モリを製造した場合、 DBAMの方が SMMに対し、 大容量であり、 1 ビッ ト当りの単価が安い。 従って試験バターンメ モリを DRAM で構成すれば安価になる。 しかし は一定時藺間隔で記憶保 持動作 （リ フ レシュと云われている） を行わないと、 記憶内容 が消えてしまい、 このリ フレシュの間は試験パターンの読み出 しが停止されるので高速なバターン発生ができず、 このため従 来においては試験バターンメ モリ に DRAMは使用されていなかつ た。
    [0011] この発明は DBAMを使って安価に構成し、 しかも高速に試験パ ターンを発生することができる試験パターン発生器を提供する と ^ ¾> -S) o
    [0012] 発明の開示
    [0013] この発明によればシステムク ロ フクで動作する制御回路が、 スター ト信号とフルフラグとにより制御されて制御回路よりァ ドレス発生ク ロ ックと、 読み出し制御信号と、 書き込みクロ ッ クとが発生されると共に、 この制御回路からリ フレシュ制御信 号が周期的に発生され、 その制御回路からのァ ドレス発生ク ロ ックにより制御されてァ ドレス発生回路からァ ドレスが発生さ れ、 DRAMにより構成され、 試験パターンが記憶された試験バタ ーンメ モ リがァ ドレス発生面路からのァ ドレスと制御回路から の読み出し制御信号とによって読み出されると共に制御回路か らのリ フ レシュ制御信号により記憶保持動作を行い、 その試験 パターンメモリから読み出された試験パターンは制御回路から の書き込みク 口 ックにより F i Foメ モリ に書き込まれ、 F i Foメ モ リ は試験パターンが充満するとフルフラグを制御回路へ出力し またパターン発生用クロ ックに同期して試験パターンが読み出 される。 パターン発生用ク ロ ックより もア ドレス発生クロ ック の方が高速とされる。
    [0014] F i Foメ モリが充満した状態で F i Foメ モリから試験パターンの 読み出しが開始され、 F i Foメ モ リ のフルフラグがなく なるとァ ドレス発生クロ ック、 読み出し制御信号、 書き込みク ロ ック力、' 発生され、 試験パターンメ モ リ の読み出しが行われ、 その読み 出された試験パターンが F i Foメ モ リへ書き込まれ、 リ フ レシュ 制御信号が発生し試験パターンメ モリが記憶保持動作を行って いる間も、 F i Foメ モ リから試験バターンの読み出しが継続され、 記憶保持動作が終了すると、 試験バターンメ モリ の読み出しが 再開し、 その読み出された試験パターンが F i Foメ モ リ に書き込 まれる。 従って試験パターンメ モ リ に対する リ フレシュに影響 されることな く F i Foメ モリから連続的に、 従つて高速に試験パ タ一ンを得るこ とができる。
    [0015] 図面の簡単な説明
    [0016] 第 1図は従来の試験パターン発生器を示すプロ ック図であり、 第 2図はこの発明の実施例を示すブロ ック図であり、 第 3図は その制御回路 2 1 の具体例を示す回路図であり、 第 4図はこの 発明の動作例を示すタイムチャー トであり、 第 5図はこの発明 の変形実施例を示すブロ ック図であり、 第 6図はもう 1つの変 形実施例を示すブロ ック図であり、 第 7図は第 6図における制 御回路 2 1 — 2 の具体例を示す回路図である。
    [0017] 発明を実施するための最良の形態
    [0018] 第 2図にこの発明による試験バターン発生器の実施例を示す。 この発明による試験パターン発生器は制櫛回路 2 1 と、 F i Foメ モリ 2 2 と、 ア ドレス発生回路 3 1 と、 試験バターンメ モ リ と しての DRAM 3 2 とから構成され、 I Cテスタの制御部 （図示せ ず） からシステムク ロ ック S C K、 ノ、 'ターン発生用ク ロ ック P C K、 及びスター ト信号 Sが与えられて試験パターンの発生 動作を行う。 制御回路 2 1 はシステムク ロ ック S C Kに同期し てリ フ レシュ制御信号 R E F、 ア ドレス発生ク ロ ッ ク A C K、 読み出し制御信号 R C及び書き込みクロ ック W C Kをそれぞれ 決められた周期で発生するが、 リ フレシュ制御信号 R E F発生 中、 及び Fi Foメ モリ 2 2からフルフラグ F Fが入力されてい る間はァ ドレス発生クロ ック、 読み出し制御信号、 及び書き込 みクロ ックの各発生を中止する。
    [0019] 制御回路 2 1 は第 3図に示すようにタイ ミ ング発生面路 2 3 と、 フルフラグ立上がり検出回路 2 4 Rと、 フルフラグ立下が り検出回路 2 4 Fと、 フ リ ップフロ ップ 2 5 と、 A N Dゲー ト 2 6〜 2 9 とから構成されている。 タイ ミ ング発生回路 2 3 は それぞれ決められた周期でシステムクロ ック S C Kに同期して ア ドレス発生ク ロ ック A C K、 読出し制御信号 R C、 書込みク ロ ック W C K及びリ フ レッ シュ制御信号 R E Fを発生し、 前者 3つの信号をそれぞれ AN Dゲー ト 2 7〜 2 9の一方の入力に 与え、 リ フレツ シュ制御 R E Fを禁止信号として A N Dゲー ト 2 6に与える と共に試験パターンメ モリ 3 2に供給する。 フ リ ップフロ ップ 2 5 はスター ト信号 Sによりセ ッ ト されてその Q 出力が H レベルとなり A N Dゲー ト 2 6を通してィネーブル信 号 E Nとして A N Dゲー ト 2 7〜 2 9の他方の入力に与えられ これらのゲ一 トを開き、 ア ドレス発生クロ ック A C K、 読出し 制御信号 R C、 書込みクロ ック W C Kがそれぞれゲー トを通し て出力される。 フルフラグ F Fが FiFoメ モ リ 2 2から与えられ ると、 その前端緣が立上り検出回路 2 4 Rにより検出されてそ の検出出力により フリ ップフロ ッブ 2 5がリセ ッ 卜されるので イネーブル信号 E Nは L レベルとなり、 ゲー ト 2 7〜 2 9ガ閉 じられ、 ア ドレス発生クロ ック A C K、 読出し制御信号 R C及 び書込みク ロ ック W C Kの出力が停止される。 フルフラグ F F が立下がると、 その後端縁が立下がり検出回路 2 4 Fによって、 検出され、 その検出出力によりフリ ッブフロ ッブ 2 5がセ ッ ト されるのでイネーブル信号 E Nが再び H レベルとなり前記 2 つ の信号が再び出力される。 フ リ ップフロ ップ 2 5 の Q出力が H レベルの期間においてリ フ レツ シュ制御信号 R E Fが発生する とゲー ト 2 6 は閉じられるので信号 R E Fが H レベルの間ィ ネ —ブル信号 E Nは L レベルとされ、 ゲー ト 2 7〜 2 9が閉じら れる。
    [0020] 第 2図の説明に戻って、 制御回路 2 1からのア ドレス発生ク ロ ック A C Kはア ドレス発生回路 3 1 へ供給され、 ア ドレス発 生回路 3 1 はァ ドレス発生ク ロ ック A C Kが入力するごとにァ ドレス A。 ， A , , A …を順次発生する。 このア ドレスと制 櫛回路 2 1からの読み出し制御信号 R Cとにより試験パターン メ モリ 3 2から試験バタ一ン Ρ。 ， Ρ , , Ρ 2 …が読み出され る。 試験パターンメ モ リ 3 2 は DRAMで構成され、 試験パターン を記憶しており、 制御回路 2 1 からリ フ レシュ制御信号 R E F が入力されると記憶保持動作 （ リ フ レシュ） を行う。
    [0021] 試験パターンメ モ リ 3 2から読み出された試験パターン Ρ ο , P 1 , P 2 …は制御回路 2 1 からの書き込みク ロ ック W C Kに より FiFoメ モ リ 2 2 に書き込まれる。 FiFoメ モ リ 2 2 は試験パ タ一ンが充満するとフルフラグ F Fを発生して制御画路 2 1へ 供給する。 一般の FiFoメモ リ はフルフラグ発生機能をもってい る。 FiFoメ モ リ 2 2 はパターン発生用クロ ック P C Kと同期し て読み出される。 FiFoメモリにおいては読み出しは古いデータ から順に行われる。 パタ一ン発生用クロ ック P C Kの速度 （ レ ー ト） よりア ドレス発生クロ ック A C Kの速度を大き く してお く。 更に詳しく はパターン発生用クロ ック P C Kの周期を T, 、 試験パターンメ モ リ 3 2の読み出し周期 （ァ ドレス発生ク口 ッ ク A C Kの周期） を T2 、 試験パターンメ モ リ 3 2の リ フ レシ ュに要する時間を Tr と し、 試験パターンメ モ リ 3 2から m回 読出しを行なう毎にリ フ レシュを行なう ものとすると、 次式
    [0022]
    [0023] なる関係が成立するように T2 を選定する。
    [0024] 制御回路 2 1 に第 4図に示すようにスター ト信号 Sが入力さ れると、 フリ ッブフロ ッブ 2 5がセッ トされてィネーブル信号 Ε Νが Ηレベルとなるのでゲー ト 2 7〜 2 9が開き、 ァ ド レス 発生クロ ック A C Kの出力が開始される。 これによりァ ド レス 発生回路 3 1からア ド レス A。 ， A, , Α ζ …が順次発生し、 これと共に制御回路 2 1から読み出し制御信号 R Cの発生が開 始され、 試験バターンメ モ リ 3 2から試験パターン Ρ。 ， Ρ , , Ρ 2 …が順次読み出され、 これら試験パターンは書き込みクロ ック W C Kにより次々と FiFoメ モ リ 2 2に書き込まれる。 FiFo メモリ 2 2が充満するとフルフラグ F Fが立上り、 その立上り でフリ ップフロ ップ 2 5がリ セッ トされてィ ネーブル信号 E N は L レベルとなり、 ゲー ト 2 7 , 2 8 , 2 9でそれぞれァ ドレ ス発生クロ ック A C K、 読出し制御信号 R C及び書き込みクロ ッ ク W C Kの通過が禁止され、 試験バターンメ モ リ 3 2の読み 出しが中止し、 また FiFoメ モ リ 2 2への書き込みも中止する。 従ってァ ドレス発生回路 31はその時発生していたァ ドレス Ah による試験パターンメ モ リ 3 2 の読出しは実行されず、 ァ ドレ ス八1| は保持される。 一方この状態でパターン発生用ク ロ ック P C Kが入力され、 これに同期して FiFoメモリ 2 2が読み出さ れ、 試験パターン Ρ。 ， P , ， P 2 ···が出力される。 FiFoメ モ リ 2 2 の読み出しが開始されるとフルフラグ F Fは立下り、 そ の立下りによりフリ ップフロ ップ 2 5がセ ッ トされその結果、 ィネーブル信号 E Nが再び Hレベルとなり保持されていたア ド レス Ah により試験バターンメモリ 3 2の読み出しが再開され、 また FiFoメ モリ 2 2への書き込みも再開される。
    [0025] 制御回路 2 1からリ フ レシュ制御信号 BEF が試験パターンメ モ リ 3 2へ供給されると、 試験バターンメ モ リ 3 2 は記憶保持 動作 （ リ フ レシュ） を行い、 この間はゲー ト 2 6が閉じるので イ ネ一ブル信号 L レベルとなり、 ゲー ト 2 7 , 2 8 , 2 9でそ れぞれア ドレス発生ク ロ ッ ク A C K、 読出し制御信号 R C及び 書き込みク ロ ッ ク W C Kの通過が禁止されてァ ドレス発生回路 3 1 はその時発生していたァ ドレス Aj を保持し、 また FiFoメ モ リ 2 2への書き込みも中止されるが、 パターン発生用ク口 ッ ク P C Kによる FiFoメ モリ 2 2 の読み出しは継続して行われ、 出力試験パターンは連続的に得られる。 試験パターンメモ リ 3 2のリ フ レシュが終了すると、 ゲー ト 2 6が開きア ドレス A j により試験パターンメ モリ 3 2 の読み出しが再開され、 FiFoメ モリ 2 2への書き込みが再開される。
    [0026] リ フ レ ツ シュ期間を舍む試験パターンメ モ リ 3 2の平均読み 出し速度は FiFoメ モリ 2 2の読み出し速度より速いため、 次に リ フレシュ制御信号 REF が発生するまでに FiFoメモ リ 2 2 は充 満する。 従って FiFoメ モリ 2 2から試験パターンを連続的に読 み出すことができる。
    [0027] FiFoメ モリ 2 2の所望の読み出し速度 ) に対し、 試験パターンメ モリ 3 2の読み出し速度を （ 1 /T2 ) を前式 (1)の条件が満たされるように速くすることができない場合は、 第 5図に示すように 1つの FiFoメ モリ 2 2に対し N個 （ Nは 2 以上の整数） の試験パターンメモリ 3 2 — 1〜 3 2 — Nを設け、 これら N偭の試験パターンメ モリを共通のア ドレス A。 ， A, ···と、 読出し制御信号 R Cと、 リ フ レツ シュ制御信号 R E Fに より同時に動作させ、 これら読み出された試験パターンをマル チブレクサ 3 3により順次循環的に取出して FiFoメモリ 2 2へ 書き込んでもよい。 この場合、 制御面路 2 1 は第 3図のタイ ミ ング発生回路 2 3において周期 T2 のシステムク ロ ッ ク S C K を Ν進カウ ンタにより 0から Ν— 1まで缲返して計数し、 その 計数値を順次選択信号 S E L と して出力すると共に、 前記 Ν進 カウ ンタの所望の計数値をデコーダにより検出して得た周期 Ν X Τ2 の所望の位相の信号をそれぞれア ドレス発生ク ロ ッ ク A C K、 読出し制御信号 R C及び書込みクロ ック W C Kとして 出力するように構成すればよい。 システムク ロ ッ ク S C Kの周 期 T2 は前述の式 (1)を満足するように決められる。
    [0028] また第 6図に示すように Ν個の試験パターンメ モリ 3 2 — 1 〜 3 2 — Νと Ν個の FiFoメ モ リ 2 2 — 1 〜 2 2 — Nとの組み合 せを設け、 これらを共通のア ドレス、 読出制御信号 R C、 リ フ レッ シュ制御信号 R E F、 書込みク ロ ック W C Kにより同時に 動作させ、 その N個の FiFoメ モリからそれぞれ読出しク 口 ック R C K— 1 〜R C K— Nにより読み出された試験バターンをマ ルチプレクサ 3 3 により順次循環的に取出すことにより高速の 試験パターンを得るようにすることもできる。 この場合制御面 路 2 1 — 1 は第 3図に示すものと同じでよい。 制御回路 2 1 — 2 は第 7図に示すように N進カ ウ ンタ 2 1 Aと、 デコーダ 2 1 Bと及び N個のフリ ップフ口 ップ 2 1 C一 1 〜 2 1 C一 Nとか ら成る。 N進カウンタ 2 1 Aとフリ ップフロ ップ 2 1 C— 1 〜 2 1 C— Nはスター ト信号 Sにより リセ ッ 卜される。 N進カウ ンタ 2 1 Aはバターン発生用クロ ック P C Kを 0から N— 1 ま で繰返して計数する。 デコーダは N個の出力端子を有し、 カウ ンタ 2 1 Aの計数内容が 0から N— 1 まで順次変化するにつれ 出力端子 1 から Nに順次 H レベルを出力する。 デコーダ 2 1 B の出力はそれぞれパターン発生用ク口 ック P C Kに同期してフ リ ップフロ ップ 2 1 C— 1 〜 2 1 C— Nに取込まれ、 それらの Q出力が順次ク 口 ック P C Kの 1 サイ クル期間ずつ H レべにな り、 これらのフ リ ップフロ ップの Q出力が F 2 F 0 メ モ リ 2 2 ー 1 〜 2 2 — Nの読出しク ロ ッ ク R C K— 1 〜 R C K— Nと し て使用される。 一方カ ウ ンタ 2 1 Aの計数内容は選択信号 S E Lとしてマルチプレクサ 3 3に与えられる。
    [0029] 産業上の利用可能性
    [0030] 以上述べたようにこの発明によれば DRAMにより構成された試 験パターンメ モ リ から読み出した試験パターンを F i Foメ モ リ に 書き込み、 その FiFoメ モ リをパターン発生用ク ロ ッ クで読み出 すように構成したので DRAMの、 リ フ レシュ動作時においても FiFoメ モリから連続的に試験パターンが得られる。 試験パター ンメ モ リ は DBAMで構成されているため、 長大な試験パターンで も安価な装置で発生させることができる。
    权利要求:
    Claims請 求 の 範 囲
    1 .与えられたシステムク ロ ックで動作し、 スター ト信号とフ ルフラグによつて制御され、 ァ ドレス発生ク ロ ッ ク、 読み出し 制御信号及び書き込みク ロ ックを発生すると共に、 リ フ レシュ 制御信号を周期的に発生する制御手段と、
    その制御手段からのァ ドレス発生ク ロ ックによりァ ドレスを 発生するァ ドレス発生回路と、
    少く とも 1 つの DBAMを有し、 試験パターンを記憶してあり、 上記制御手段からの読み出し制御信号と上記ァ ドレス発生回路 からのァ ドレスとにより試験パターンが読み出され、 上記制御 手段からのリ フ レシュ制御信号により記憶保持動作を行う試験 パターンメ モ リ手段と、
    上記制御手段からの書き込みク ロ ックにより、 上記試験バタ ーンメ モ リ手段から読み出された試験パターンが書き込まれ、 与えられたパターン発生用クロ ックに同期して試験パターンが 読出され、 試験パターンで充満すると上記フルフラグを出力す る F i Foメ モ リ手段、
    とを含む試験パターン発生器。
    2.上記バターン発生用ク ロ ッ クの周期を T , 、 上記試験バタ ーンメ モ リ手段の読出し周期を T 2 、 上記リ フ レ ッ シュに要す る時間を T r とし、 上記試験パターンメ モリから m回読出しを 行なう毎に上記リ フ レ ツ シュを行なう ものとすると、 次式
    m X T！ > m X T 2 + T r
    が成立するように上記周期 T , と Τ 2 が選ばれている請求の範 囲第 1項記載の試験パターン発生器。
    3.上記制御手段は上記システムク ロ ッ クに同期に上記ア ドレ ス発生ク ロ ックと、 上記読出し制御信号と、 上記書込みク 口 ッ クとを同じ上記周期 T z でそれぞれ発生し、 上記リ フ レ ッ シュ 制御信号を周期 m X T 2 十 T r で発生するタィ ミ ング発生手段 と、 上記ア ド レス発生クロ ックと上記読出し制御信号と及び上 記書込みク ロ ックの通過をそれぞれ制御するゲー ト手段と、 上 記スター ト信号に応答して上記ゲー ト手段を開けるイネ一ブル 信号を発生するィネーブル信号発生手段と、 上記フルフラ ッグ の前緣を検出して上記ィネーブル信号発生手段の上記ィ ネーブ ル信号の発生を停止させるフルフ ラグ検出手段と、 上記フルフ ラグの後緣を検出して上記ィネーブル信号発生手段に上記ィネ 一ブル信号を発生させるフルフラグ終了検出手段と、 上記リ フ レッシュ制御信号に応答して上記ィネーブル信号を上記ゲー ト 手段に供給するのを禁止するィネーブル禁止手段とを舍む請求 の範囲第 2項記載の試験パターン発生器。
    4.上記試験バター ンメ モ リ手段は上記ア ド レス と、 上記読出 し制御信号と、 上記リ フレ ツ シュ制御信号とが共通に与えられ る N偭、 Nは 2以上の整数， の DRAMと上記 N個の DRAMから読岀 された試験パターンを順次切替えて出力し上記 F i Foメ モリ手段 に供給するマルチプレクサ手段とを舍む請求の範囲第 1項記載 の試験パターン発生器。
    5.上記試験バターンメ モリ手段は上記ァ ド レスと上記読出し 制御信号と、 上記リ フ レ ツ シュ制御信号とが共通に与えられる N個、 Nは 2以上の整数， の DRAMを舍み、 上記 F i Foメ モ リ手段 は上記 N個の DRAMから読出された試験パターンがそれぞれ供耠 され、 共通に与えられた上記書込みク口 ックによりそれらを試 験パターンを書込む N個の F i Foメ モ リ と、 上記 N偭の F i Foメ モ リから読出された試験パターンを順次切替えて出力するマルチ ブレクサ手段とを舍む請求の範囲第 1項記載の試験パターン発 生器。
    6.上記制御手段は上記パター ン発生用クロ ックに同期して順 次循環的に上記 N個の F i Foメ モ リを読出すための N個の読出し ク ロ ックを発生する読出しク ロ ック発生手段と、 上記パターン 発生用ク口 ックに同期して上記マルチプレクサ手段を順次循環 的に切替えるための選択信号を発生する選択信号発生手段とを 舍む請求の範囲第 5項記載の試験パターン発生器。
    类似技术:
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    优先权:
    申请号 | 申请日 | 专利标题
    JP1/154097||1989-06-16||
    JP15409789||1989-06-16||DE1990629122| DE69029122T2|1989-06-16|1990-06-13|Prüfmustergenerator|
    EP19900909374| EP0429673B1|1989-06-16|1990-06-13|Test pattern generator|
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